Timeout, Test LA (RTL) Failed問題

[BarryJu1999]

已查看先前問題包括移除#include <stub.c>、user_proj的問題，

想詢問lab4-1中user_proj是否只要寫出bram讀取的延遲(10+2cycle)硬體？
我對此lab的理解為寫完fir.c後他會結合counter_la_fir.c，
在一開始先寫入0xAB400000此address，並在寫入後讀取hex後做為checkbit，
之後的資料來自於fir.c中的outputsignal，一併寫入hex，
最後再寫入0xAB510000同第一步寫到hex後做為checkbit，

但從rum_sim來看我連第一個checkbit都沒讀到，
這代表我沒成功將bram的值透過wishbone的介面傳出？

[Yanlin900414]

如果以上問題你都有嘗試過，那的確很高機率是你的Bram Module接腳上的Wishbone沒正確接上，你可能要再研究一下Bram是否有正確時間並正確收到資料，你如果怕FIR.C寫的是錯的，也可以透過隨便在FIR.C寫Outputsignal的值，應該Bram如果有正常收到資料，值都會跑出來。

[boledulab]

要搭配 waveform 來看問題。